導語：這是一份扎實的數字系統設計實操記錄，涵蓋從條理構建到電路驗證的完整自洽。內容不堆砌理論，關鍵在于呈現設計思路、調試過程與真實問題應對。語言平實，步驟清晰，適合邊做邊參閱，也能為后續課程設計提供可復用的方法錨點。
報告屬性
| 適用對象 | 電子/計算機專業大二學生，剛學verilog和eda工具，寫報告有點懵但能照著模板來。 |
| 使用場合 | 適合大學數字電路實驗課交作業用，老師要檢查實驗步驟、原理和結果，得規規矩矩寫清楚每個環節。 |
| 核心內容 | 講清楚加法器怎么一步步做出來，從半加器到全加器再到4位加法器，圖形法和verilog兩種路子都試了，還做了仿真和測試。 |
| 內容體量 | 1100字 |
| 報告關鍵詞 | 數字電路實驗 |
報告正文
實驗1 加法器設計
1） 實驗目的
（1） 復習加法器的分類及工作原理。
（2） 掌握用圖形法設計半加器的方法。
（3） 掌握用元件例化法設計全加器的方法。
（4） 掌握用元件例化法設計多位加法器的方法。
（5） 掌握用verilog hdl語言設計多位加法器的方法。
（6） 學習運用波形仿真驗證程序的正確性。
（7） 學習定時分析工具的使用方法。
2） 實驗原理
加法器是能夠實現二進制加法運算的電路，是構成計算機中算術運算電路的基本單元。目前，在數字計算機中，無論加、減、乘、除法運算，都是化為若干步加法運算來完成的。加法器可分為1位加法器和多位加法器兩大類。1位加法器有可分為半加器和全加器兩種，多位加法器可分為串行進位加法器和超前進位加法器兩種。
（1）半加器
如果不考慮來自低位的進位而將兩個1位二進制數相加，稱半加。實現半加運算的電路則稱為半加器。若設a和b是兩個1位的加數，s是兩者相加的和，c是向高位的進位。則由二進制加法運算規則可以得到。
（2）全加器
在將兩個1位二進制數相加時，除了最低位以外，每一位都應該考慮來自低位的進位，即將兩個對應位的加數和來自低位的進位三個數相加，這種運算稱全加。實現全加運算的電路則稱為全加器。
若設a、b、ci分別是兩個1位的加數、來自低位的進位，s是相加
的和，c是向高位的進位。則由二進制加法運算規則可以得到：
3）
（1）
（2）
（3） 實驗內容及步驟 用圖形法設計半加器，仿真設計結果。 用原件例化的方法設計全加器，仿真設計結果 用原件例化的方法設計一個4為二進制加法器，仿真設計結果，
進行定時分析。
（4） 用verilog hdl語言設計一個4為二進制加法器，仿真設計結
果，進行定時分析。
（5） 分別下載用上述兩種方法設計4為加法器，并進行在線測試。
4)設計
1）用圖形法設計的半加器，如下圖1所示，由其生成的符號如圖2
所示。
2）用元件例化的方法設計的全加器如圖3所示，由其生成的符號如圖4所示。
圖三：
圖四：
5）全加器時序仿真波形如圖下圖所示
6）心得體會：
第一次做數字系統設計實驗，老師給我們講了用圖形法設計的全過程。在這次過程中，我進一步加強對理論知識的學習，將理論與實踐結合起來。實驗過程中遇到了一個小問題是生成半加器符號，后來發現缺了file/create default這一步。通過這一次的失誤，我明白了做事要認真！最后將實驗做出來了，體味了成功的喜悅！通過這次實驗我復習了加法器的分類及工作原理，
并掌握了用圖形法設計半加器的方法，掌握了用元件例化法設計全加器的方法，掌握了用元件例化法設計多位加法器的方法，掌握了用verilog hdl語言設計多位加法器的方法，學習了運用波形仿真驗證程序的正確性，學習定時分析工具的使用方法。
報告格式怎么寫
標題 實驗編號 分塊小標題（目的/原理/內容/設計/波形/心得），每塊帶序號，有圖有文字，結尾有手寫感心得。
